Webinaire Technique
INTRODUCTION A LA METHODOLOGIE UVM
La vérification est un métier central, complet mais assez méconnu, alors qu’il peut représenter jusqu’à 70-80% de l’effort d’un projet.
Au coeur de ces projets figure l'UVM (Universal Verification Methodology), une méthodologie normalisée pour la vérification des conceptions de circuits intégrés, ASIC et SoC.
Vous avez envie de vous lancer, sans trop savoir par où commencer ?
🚀 C'est le moment de démarrer votre montée en compétences !
🕐 Durée : 40 minutes + 5 minutes de questions / réponses
Visionnez le webinaire après avoir rempli le formulaire 👇
Au programme de ce webinaire :
1) Contexte de l'UVM
Méthodologie UVM : éléments de contexte. L'UVM, qu'est-ce c'est ? Quelle est son origine ?
2) SystemVerilog : le langage de l'UVM
Présentation des aspects du langage utilisés pour mettre en place cette méthodologie.
3) Architecture typique d'un testbench
Description pas à pas de l'architecture typique d'un testbench UVM en illustrant le fonctionnement avec quelques exemples.
A propos de ce webinaire
Ce webinaire a été préparé et animé par Sébastien, Mahel et Souleymane, ingénieurs vérification chez ELSYS Design Rhône-Alpes, dans le cadre du cycle annuel de réunions techniques destiné à nos ingénieurs.
Nous partageons ici le replay de leur intervention.
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